育才学习网1.二进制计数器的同步二进制计数器
同步计数器中，各触发器的翻转与时钟脉冲同步。
同步计数器的工作速度较快，工作频率也较高。
为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器 。
1.同步二进制加法计数器
(1)设计思想 ：
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位进位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。
(2)当低位全1时再加1，则低位向高位进位 。
1+1=1
11+1=100
111+1=1000
1111+1=10000
图8.4.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、J3=K3=Q0Q1Q2 。
根据同步时序电路的分析方法，可得到该电路的状态表，如表8.4.1所示。设从初态0000开始，因为J0=K0=1，所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次，其他位的触发器FFi仅在 Ji=Ki=Qi-1Qi-2……Q0=1的条件下，在CP 下降沿到来时才翻转。
图8.4.6是图8.4.5电路的时序图，其中虚线是考虑触发器的传输延迟时间tpd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP 的作用时间滞后一个tpd ，因此其工作速度一般要比异步计数器高。
应当指出的是，同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度也要受这些控制电路的传输延迟时间的限制。
2.同步二进制减法计数器
(1)设计思想 ：
① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
② 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。
(2)触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位 。
10-1=1
100-1=11
1000-1=111
10000-1=1111
3.同步二进制可逆计数器
将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。
S为加/减控制端
S=1时，加法计数
S=0时，减法计数
实际应用中，有时要求一个计数器即能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。
4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为
当加/减控制信号X=1时，FF1-FF3中的各J、K 端分别与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端分别与低位各触发器的Q 端接通，进行减计数，实现了可逆计数器的功能 。
2.七进制计数器程序怎么写
没法传图
先将R91R92接地 然后将输出端q1接到第二个输入端INB构成十进制计数器。然后利用反馈变成七进制。当计数计到七的时候，q4,q3,q2,q1分别输出0111，将这三个输出取与后接到清零端R1R2上，，每当计数到0111的时候计数器就会清零，这时就构成了七进制计数器，输入端INA每输入7个信号，，“与”的输出端就变化一次。
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表示指定的列序号（如果省略column_num，则必须有 row_num）
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